- l -

• L : atom_pack
• l0 : bc , registers , fmdd , bc_core , trigger_box , trigger_handler
• l0_cnt : counters
• l0_counter : rtl2 , rtl
• L0_DELAY : fmdd_simul_pack , rcu_misc_pack
• L0_DUR : trigger_box
• l0_i : rtl , pipe_stim , behaviour , rtl
• l0_only : interpreter , trigger_box
• l0_only_i : rtl
• l0_out : trigger_box
• l0_out_i : rtl
• l0_trg : counters
• l0b_i : rtl2 , rtl
• l0cnt_i : rtl , rtl3 , rtl2 , rtl
• l0cnt_in : registers_block
• l0cnt_r : rtl3 , rtl2 , rtl
• l1 : altro_sw_mask_in , trigger_handler , va1_readout , meb_watchdog
• l1_cnt : counters
• l1_cnt_i : rtl
• l1_counter : rtl2 , rtl
• L1_DELAY : ctp_stim
• l1_delay_i : ctp_stim
• L1_DUR : trigger_box
• l1_i : rtl , pipe_stim
• l1_ii : pipe_stim
• L1_LENGTH : va1_readout
• l1_timeout : bc_core , registers , registers_block , fmdd , trigger_box
• l1_timeout_i : rtl , rtl3 , rtl2 , rtl
• l1_timeout_r : rtl2 , rtl , rtl3
• l1_trg : bc_core , counters , registers
• l1b : altro_sw_mask_in , bc , bc_only , fmdd , trigger_box
• l1b_i : rtl , behaviour
• l1b_out : trigger_box
• l1b_out_i : rtl
• l1cnt_i : rtl , rtl3 , rtl2 , rtl
• l1cnt_in : registers_block
• l1cnt_r : rtl3 , rtl2 , rtl
• l1r : trigger_box , trigger_handler
• l1r_i : rtl
• l1r_ii : rtl
• l2 : altro_sw_mask_in , cal_manager , trigger_handler
• l2_cnt : counters
• l2_cnt_i : rtl , ctp_stim
• l2_counter : rtl2 , rtl
• L2_DELAY : ctp_stim
• l2_delay_i : ctp_stim
• L2_DUR : trigger_box
• l2_i : rtl , pipe_stim
• l2_ii : pipe_stim
• l2_old_i : rtl
• l2_timeout : bc_core , registers , registers_block , fmdd , trigger_box
• l2_timeout_i : rtl , rtl3 , rtl2 , rtl
• l2_timeout_r : rtl3 , rtl2 , rtl
• l2_trg : registers , bc_core , counters
• l2b : trigger_box , fmdd , altro_sw_mask_in , bc , bc_only
• l2b_i : rtl , behaviour
• l2b_out : trigger_box
• l2b_out_i : rtl
• l2cnt_i : rtl , rtl2 , rtl , rtl3
• l2cnt_in : registers_block
• l2cnt_r : rtl2 , rtl , rtl3
• l2r : trigger_box , fmdd , trigger_handler , meb_watchdog
• l2r_i : rtl
• l2r_ii : rtl
• l2y : altro , interface
• l2y_i : busint
• l2y_r : busint , intexec
• l2y_r_i : rtl
• last : va1_readout , va1_strobe
• last_address : flex10ke_asynch_mem , flex10ke_ram_slice
• last_card : msm_branch_selector , msm_cards_status , msm_interrupt_handler
• last_card_i : rtl
• last_i : rtl , behaviour , rtl
• last_ii : behaviour
• lastst_al : alprotocol_if , bc_core , interfacedec , altrobusinterface
• lastst_al_i : rtl , rtl2 , rtl
• LD : msm2_reg_so_bc , msm2_reg_so
• ld_add : AFSM_INT_HNDL
• ld_add_ih : msm2_FSM_INT_HNDL , msm2_inthandler
• ld_reg : A_MSM_DECODER , ARCH_interface_I2C
• ld_regs : MSM2_DECODER , ARCH_MSM , msm2_interface_I2C
• LD_REGS_A : ARCH_MSM
• LD_REGS_B : ARCH_MSM
• LDA_ADD_IH : ARCH_MSM
• LDB_ADD_IH : ARCH_MSM
• lecomb : vital_le_atom
• lereg : vital_le_atom
• load : serializer_bc , msm_master_sm , msm_serializer_rcu , slave_tx , serializer , busint , intctrl , sel_signals , master_sm
• load_add_regs_i : rtl
• load_afl_i : pipe_stim
• load_i : rtl
• load_pmcfg_i : pipe_stim
• load_rom_i : rtl
• load_trcfg_i : pipe_stim
• load_tx : sel_signals
• load_tx_i : rtl
• loadcs : busint , intctrl
• loadcs_i : rtl
• local_i : rtl
• locked : flex10ke_pll
• locked_tmp0 : vital_pll_atom
• locked_tmp1 : vital_pll_atom
• logical_ram_depth : flex10ke_ram_slice , flex10ke_asynch_mem
• logical_ram_name : flex10ke_ram_slice
• logical_ram_width : flex10ke_ram_slice
• lsc_core_1 : rtl
• lst_fec : ARCH_int_hanlder , msm2_FSM_INT_HNDL
• lut_mask : flex10ke_lcell , flex10ke_asynch_lcell
• lvl0 : rcu , fec
• lvl1 : rcu , fec
• lvl2 : fec , rcu
• lvl2_i : ctp_stim
• lwadd_i : pipe_stim